Verilog编译Error (12152): Can’t elaborate user hierarchy “XXXXXXXXXXXXXX”
出现此报错要注意代码中是否所有的if后边都跟着else。
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
aaa <= 1'b1;
end
else if (b == 1'b1) begin//如果此行代码缺少了else就会报这个错误
case (ccccc)
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