分为前端设计（逻辑设计）和后端设计（物理设计）
前端设计：
1.规格制定。制定需要达到的具体功能和性能的要求。
2.划分模块。
3.利用verilog编程形成RTL代码。
4.仿真验证。看设计是否满足要求，一般用VCS。
5.逻辑综合。就是把verilog转换成门级网表netlist。
6.STA和形式验证，从时序和功能上再次验证。
后仿
1.DFT。可测性设计
2.布局规划，CTS（时钟树综合，时钟到达各个寄存器延迟最小），布线，寄生参数提取
3.版图物理实现。
版权声明：本文为mascot21原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接和本声明。