题目

用verilog实现找到序列中的第一个1，并输出其index。（MSB为例）

分析

• 思路一：右移判断最低bit即可，第一次出现’1‘，记录右移次数即可，但是这样时间复杂度是O（n）；
• 思路二：采用二分法，分析低一半数据是否存在’1‘，如果存在，则表示高一半的数据中没有第一个’1‘，代表index的最高位是’0‘；此后继续二分即可。
  如果LSB找第一个’1‘，同理。

代码

module find_one(
        input       [15:0]  din,
        output      [3:0]   index
    );

wire    [7:0]   tmp0;
wire    [3:0]   tmp1;
wire    [1:0]   tmp2;
    
assign index[3] = ~(|din[7:0]);
assign tmp0 = index[3] ? din[15:8] : din[7:0];

assign index[2] = ~(|tmp0[3:0]);
assign tmp1 = index[2] ? tmp0[7:4] : tmp0[3:0];

assign index[1] = ~(|tmp1[1:0]);
assign tmp2 = index[1] ? tmp1[3:2] : tmp1[1:0];

assign index[0] = ~tmp2[0]; 
    
endmodule

搜索关注公众号【IC墨鱼仔】，获取我的更多IC干货分享！