Quartus II -Warning (332060): Node: ad_clk was determined to be a clock but was found

Warning (332060): Node: ad_clk was determined to be a clock but was found without an associated clock assignment.

警告（332060）：节点：ad_clk被确定为时钟，但未找到相关的时钟分配。

*为避免这个警告，需要改变您的逻辑使此信号不驱动这些中的任何输入，或者需要正确约束该信号。

处理办法 :

（1）：这个信号是不是你期望的时钟信号？还是被综合器误将普通信号综合成了时钟信号？有没有在代码中用过这个信号的上升沿/下降沿？

（2）：如果是期望的时钟信号，那么是否有可能调整管脚位置约束到专用时钟管脚？如果不行的话，这条时钟线上的延时会比较大。但是整个布局布线还是可以进行下去的。

最后将ad_clk定位到PLL时钟输出，解决这个问题

Warning (332060): Node: spi_slave:u7|spi_clk_reg was determined to be a clock but was found without an associated clock assignment.
同样的问题，出现在spi_clk_reg信号上，这个信号是外部输入信号的寄存信号，没有办法去进行更改

在.SDC文件中添加约束条件

create_clock -name {spi_slave:u7|spi_clk_reg} -period 20.000 [get_registers {spi_slave:u7|spi_clk_reg}]

也可以消除警告，但是我遇到问题时，更改有时序不满足要求，影响到内部走线，所以此处跳过未更改

此处mark，带后来更改

参考：https://www.intel.cn/content/www/cn/zh/programmable/support/support-resources/knowledge-base/solutions/rd10022013_898.html