周报—FPGA（浩子）

昵称： 日期：2014年11月14日—2014年11月21日

1. 本周已完成任务：
                                    1.完成一周VerIlog的7个实例的理解
                                    2完成了4位计数器的实验（存在问题：计数器溢出时不会归零而是直接跳到了2）.
2. 本周未完成任务: 1.测频电路的实验（在网上找了几个资料，但还没有下载到板上试过）
    2.VerIlog语言没有按上周的计划每天学习与巩固（在看测频电路的例子时，觉得有时不能很顺畅地理解）
   
   
   
3. 下周计划：                1.《代码大全》尽量每天能看个30分钟
     2.坚持一周理解7个Verilog的实例
     3.睡前看下Verilog语言巩固下（觉得睡前的10~30分钟，自己基本上在闭目发呆）
   
4. 关键技术点说明：  下面是我4位计数器的程序：

module count4(out,reset,clk);

output[3:0] out;

input reset,clk;

reg[3:0] out;

always @(posedge clk)begin

 if (!reset) out <= 0;

else out <= out+1;

end

endmodule

还没想明白为什么在记数值达到15之后，再来个时钟信号溢出时记数值直接跳到2了而不是0