NandFlash & DDR SI测试
NandFlash 测试
首先说说为什么要测试，在常见的SSD研发流程中，有NandFlash应用分析团队对NandFlash 进行应用分析及相关的信号测试，然后将较优的特性参数值整理成表，交由固件团队进行设计开发固件。需要硬件设计工程师注意的部分，也会进行提醒。但这些都在研发阶段完成，目前国内大多的消费级SSD模组厂，并没有看中这一块的测试。在PCB的layout及板材厚度，走线方式上，都会影响到最终NandFlash 的信号质量，测试最主要的是给出一个合理的证明，在硬件最终实现上，IO及时序信号无问题。
在NandFlash 的SI测试中，我们需要关注的主要是IO眼图以及控制信号时序。
在硬件上，测试NandFlash的信号质量与完整性，需要关注的是末端信号，如写时，IO经SSD主控下
发至NandFlash ，则末端为NandFlash，而在读时，IO经NandFlash 发送至SSD主控端，因此读情况下
末端在SSD主控测，遵循最远端信号测量的原理来进行测试。小如消费级SSD，常见的有4CH/8CH，而企业级常见的有8CH/12CH/16CH，需要合理的挑选测试CH，避免无效重复的测试工作，合理规划测试CH能够大幅减少测试资源的浪费。在IO压力中，固件会处理将每一笔IO写入到NandFlash对应的Die中，因此测试时，最优选择最大IO压力模型以保证示波器可实时抓取到所测试CH的眼图和控制信号时序。
测试环境条件重点说明
通常在SSD单板上，预留出给到硬件测试工程师进行NandFlash SI测试的测试点并不算多，而且不会很方便，好一点的会通过一个interface治具，将需要测试的点通过此治具引出，测试时只需要将探头点在此位置即可捕捉，但操作上会存在探头接触不良，地线未统一，测试点附近有开关电源感染等等因素影响，导致测试时抓取的波形较差，或直接在测试过程中挂盘。此问题同样存在于DDR SI测试中。
控制信号时序
NandFlash 的控制信号时序测试，需要测试工程师了解这些控制信号的工作原理，如WE/RE，写/读使能信号，则表明此控制信号时序所发生的阶段不一样（CE/ALE/WP等等控制信号测试原理一致），其次还需要了解此信号的管脚是MOS驱动，还是LVPECL，还是LVTTL驱动等等，这关系到示波器触发捕捉时的触发电压设定。可以通过Datasheet来获取NandFlash的IO电压及工作电压来进行初步判定，同时控制信号时序图也在Datasheet上标注出来，测试工程师按照时序图来进行抓取即可。
IO眼图
眼图之于高速信号测试，是非常必要且重要的。无论是在PCIe协议测试，还是RF射频模块测试，都有着极其重要的意义。在NandFlash 的眼图测试中，测试工程师主要关注的便是眼图的质量
在测试时，由于目前NandFlash 的Clock 信号大都采用一对差分信号来通讯，因此，我们需要捕捉的则是每一个Data信号对于差分Clock的眼图。如有差分探头，则一个差分探头，一个带宽合适的有源探头即可。若无差分探头，则需要保证测试Clock 的两组有源探头必须严格共地。通过眼图，我们需要直接抓取的有NandFlash的工作频率，IO的建立时间与保持时间，同时需要关注眼宽，眼高和是否存在过冲，回沟等情况。
注意：在常见的SSD方案上，通常会开启NandFlash 的ODT，以实现信号的末端电阻匹配，减少信号反射（阻抗不连续通常都会造成）。而在测试过程中，我们则需要关闭ODT来进行测试。
时钟测试
NandFlash 的时钟测试，主要需要测量时钟的频率，幅值，随机抖动，确定性抖动（TJ/RJ/DJ）等。目前较好的示波器配套软件都可以直接测试时钟，并生成对应的抖动分布报告。
DDR SI测试
DDR SI测试与NandFlash的大同小异，最主要的差异点在于ECC机制上，企业级无论是DDR还是SSD上的Dram Cache上，都是有做ECC的，因此在IO信号抓取上需要区分ECC位的IO信号，其他的测量方法上与NandFlash SI测试并无太大区别。