verilog 语法 +: 的说明

形如 : reg [0+:8] data ;  等同于 reg [7:0] data ;   从0 开始,升序,位宽8。

            reg  [8-:0] data ;  等同于 reg [0:7] data ;   从0 开始,降序,位宽8。

            

 


版权声明:本文为weiweiliulu原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接和本声明。