第一节  近年来硅基半导体制造工艺的演进

图1.  近年的半导体技术主要节点及关键技术革新

如图1所示，近60年来，半导体技术在摩尔定律的主导下大踏步向前演进，基本上每两年进化一个工艺节点，MOSFET的沟道尺寸随之不断减小。由此带来了许多好处，最主要就的就是成本的降低和功耗的降低。MOSFET密度增加导致成本降低；沟道尺寸减小意味着阈值电压减小，从而使器件可以在更低的电压下工作，有效的降低动态功耗。
但由于尺寸的缩小，栅极对沟道的控制能力在不断减弱，各种漏电效应不断增强，静态功耗越来越大，如果这些问题得不到解决，半导体技术将因为漏电严重而无法继续演进，可以说工艺演进中的技术革新主要就是为了解决尺寸缩小带来的漏电问题。最近的两次革新是引入了高K值金属栅极（HKMG）和全耗尽技术。

图2. HKMG示意

如图2所示，HKMG技术的引入有效的抑制了栅极漏电，这项技术最早由Intel在45nm引入，其它公司在28nm也基本都转向这一技术。在使用了HKMG技术之后，栅极漏电不再是静态漏电的主要问题，而亚阈值漏电被推到了主要矛盾的位置上。

为了解决亚阈值漏电问题，最早在70年代业界就已经提出了基于全耗尽结构的MOSFET模型，包括FinFET和FD-SOI两种，这两种技术理论上都可以在源极和漏极之间形成全夹断。

图3. 平面型晶体管和全耗尽型晶体管对比

FinFET目前较为主流，最早由Intel在22nm时导入，TSMC和三星分别在20nm和14nm导入，格罗方德在14nm同样使用三星授权的FinFET技术。FD-SOI技术只有格罗方德正在开发22nm制程。

图4. FinFET和FD-SOI

可以预料的是，在使用了FinFET和FD-SOI后，如Intel 22/14nm、TSMC 20/16nm、三星14nm工艺中，相对于传统的28nm和40nm工艺，其动态功耗、静态功耗、短路功耗的占比将会发生变化。

基于当前硅基的MOSFET半导体技术业界一般认为将在1~5nm终结。因为此时沟道的尺寸已经非常之小，仅相当于数个硅原子并列的尺度，此时微观量子效应已经变的不可忽略，基于经典电磁学建立的MOSFET模型将失效。简而言之就是MOSFET被完美的制造了出来，但是由于量子效应的存在，它的输出并不是确定的逻辑表达式输出，会有一定概率变成错误的输出，而这并不是器件损坏，无法通过任何工艺或制造的提升去优化和解决。另外还有更加悲观的观点认为在5nm~7nm时代就将因为工程学和商业化的限制半导体制程演进来到终点，不过这一观点并不具有足够的说服力，类似的论调在28nm时代就已经出现，但最终工程技术突破造就了20nm/16nm/14nm工艺的诞生。而相比较之下1~5nm的极限是受基本理论限制，是完全无法突破的屏障。

第二节  集成电路产业的未来

预计基于硅的半导体工艺演进将来未来十至二十年终结。但集成电路行业的发展不会就此结束，已经有数个可能的解决方案正在进行或即将展开。

图5. 石墨烯是硅的有力继承者

首先是基于材料的解决方案，使用新的材料（如锗或石墨烯）可以在同样的工艺尺寸极大提升集成电路的性能，同时不同的材料产生明显量子效应的尺寸也并不相同，这意味着新材料有可能把沟道尺寸再向前推进数步。IBM已经在实验室里使用石黑烯制成了主频达到100GHz级别的芯片，据传Intel将在下一代10nm和7nm工艺中加入锗材料以提升集成电路性。但这些方案只能在一定程度上延续传统半导体产业的生命，它们依然会碰到量子屏障。

图6. 四种基本无源器件的关系

其次是基于电路模型的突破，2007年惠普实验室发现了理论预测中在R\L\C之外的第四种无源器件：Memristor（忆阻器）。这为基本的R\L\C+MOSFET的电路模型增加了一个变量，使所有的电路设计可能性增加了一个数量级，极有可能为当前的集成电路产业带来革命性的变化。2015年8月Intel联合美光发布了新一代3D Xpoint存储技术，同时具有SDRAM的速度和Flash的掉电不易失特性，对当前的存储器产业造成的巨大的冲击，有证据表明采用的就是忆阻器作为基本单元。可以预见忆阻器对集成电路产业的影响正在到来，但这依然是基于传统的经典电磁力学理论，同样会在制造工艺上受量子效应影响。

图7. D-wave的准量子计算芯片

最终极的解决方案是基本物理模型的突破，相应的技术方案有光子计算机、生物计算机、量子计算机。其中量子计算机是当前电子计算机最“科幻”、最具希望、最被公众所期待同时也是最难以被理解的继任者。量子计算机利用了阻碍经典计算机赖以生存的集成电路产业发展的量子效应，它的原理非常晦涩难懂，但它确实是解决未来困境的最有希望的技术方案。而且目前每年都有重大的技术突破，世界主要的计算机实验室都已经做出了数个到数十个基本单元的量子计算机原型，甚至加拿大的D-wave公司的准量子计算机D-wave和D-wave2已经实现了商用。可以预见，量子计算机将带来一个完全不同的计算和集成电路时代。

第三节  集成电路制造的一些基本概念和规律

半导体的制造是一种工艺，一种实际的生产手段，因而它必然会存在随机的波动和偏差，就如同即使是同一个人去摊煎饼，摊出来的煎饼也有大有小一样。而这种制造工艺的波动必然遵循一切自然化的随机变化都遵循的正态分布！制造工艺一般称之为process。

图8. 芯片的process分布

如图8所示，芯片量产之后其整体特性满足正态分布，量越大统计结果越明显。而正态分布的基本规律是在±3δ之内的芯片占比约为99.8%，因而在工程上不去考虑超出±3δ的芯片的特性（直接认为其不会存在或是不良芯片）。狭意上对于芯片的process刚好位于均值μ位置的芯片称之为TT芯片，而广意上对于μ附近的芯片都认为是TT芯片（没有明确定义上的边界）。对于向负的process方向偏移的芯片称之为SS(slow-slow)芯片，位于-1δ、-2δ、-3δ位置的芯片分别为1SS、2SS、3SS芯片，同样对于向正的process方向偏移的芯片称之为FF(fast-fast)芯片，位于＋1δ、＋2δ、＋3δ位置的芯片分别为1FF、2FF、3FF芯片。实际上我们还会见到SF和FS芯片，这种芯片表示其内部PMOS和NMOS的process偏移方向不同，但是这种芯片实际上很少，在大部分的分析当中不予考虑（注意：在某些speed相关评价中反而要着重分析这种芯片，否则可以造成严重后果。）。

图9. 芯片process分布多批次的叠加

另外需要注意的是芯片的整体分布特性需要在量非常大的时候才能体现出来。这里介绍三个概念：lot、wafer、die. Lot是指单晶硅生长形成的圆柱，wafer是指晶柱切割后的晶圆，die即是在晶圆上批量制造的一个个芯片电路单元。对于一个wafer或一个lot的芯片来说，它的process一致性偏差同样呈正态分布，但这个正态分布特性远比大批量生产后的统计结果要收敛，最终的正态分布特性是由无数个lot（或wafer）的统计结果叠加呈现的，体现的是代工厂的工艺控制能力，如图9。从以上概念可以轻易的理解：同一片wafer上的die之间的一致性最好，同一lot的一致性其次，不同lot间的一致性最差。

图10. Process波动对芯片主要特性的影响(28nm/40nm)

Process对于标准值（均值μ）的偏差的直接后果是MOSFET的各项参数发生变化，如掺杂浓度，栅极厚度等等，这些变化直接导致MOSFET的阈值电压（决定芯片速度）和漏电特性（决定静态功耗）发生变化。而MOSFET本身尺寸的变化量极小，由于MOSFET的寄生电容主要受其尺寸影响，因而动态功耗的变化也很小。最终我们看到的现像是芯片的speed呈现正态分布，芯片的leakage的对数特性呈正态分布，芯片的动态功耗波动很小，如图10。

图11. 某芯片的speed-leakage关系统计曲线

如图11，对于FF芯片来说，其speed更快，但leakage也急剧增大；对于SS芯片来说，其speed更慢，但是leakage也更小。对于FF方向的芯片来说，由指数函数的特性可知， leakage的增加速度会越来越快，因而我们会看到1FF~2FF芯片的leakage变化会远大于3SS~1FF的变化，因而这个范围内的芯片虽然有更优的速度表现，但是其功耗上的劣势相对更加明显。

图12. 三种MOSFET的速度与leakage对比

一般来说，代工厂会提供MOSFET三种基本的模型：LVT(低阈值晶体管)、SVT(普通阈值晶体管)、HVT(高阈值晶体管)，其中LVT速度最快漏电最大、SVT速度和漏电均中等、HVT速度最慢漏电最小，其基本设计原理和process的偏差造成的speed和leakage变化一样。这样设计者可以根据不同的需求选用不同的模型，从而在功耗和速度之间取到平衡。但需要注意的一般规律是当LVT使用较多时芯片整体的leakage必然会较大！