Verilog OJ刷题 5—8 逻辑门

5.

非   ~

代码：

module top_module( input in,
	output out
);

assign out=~in;	
	
endmodule

6.

代码：

module top_module(
  input a, 
  input b,
  output out );
  assign out = a&b;
endmodule

7.

tips：只有a,b均为0时，输出电平才为1，其余时刻均为低电平

代码：

module top_module( 
    input a, 
    input b, 
    output out );
	assign out = ~(a|b);
endmodule

8.

代码：

module top_module( 
    input a, 
    input b, 
    output out );
	assign out = a==b?1:0;
endmodule