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DDR
布线总结
(
来源：网络
)
DDR
布线应注意的问题：
内存的作用是用来存储数据的，写入
1
读出
1
，写入
0
读出
0
，因此必须
保证数据访问正确。产生数据访问错误的情况主要有如下两种：
1
、判决错误，
0
判成
1
，
1
判成
0
。可能参考电平不准
(
为什么不准？信号线内阻
造成的压降
)
，也可能是加性干扰，或者阻抗不匹配引起信号畸变。
2
、时序错误，不满足建立
/
保持时间，或者采样点相位错误，不在有效信号位置
上。触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立
/
保
持时间。
只要解决好这两个问题，保证内存正确访问，内存电路就设计成功了。
为了满足建立保持时间，
同频同相，
采样正确，
我们对走线的布线要求是：
等长布线。但是由于
DDR
有高速时钟信号，高速跳变的边沿，就必须考虑到在
PCB
板上存在
传输线效应
的问题，对于布线长度有了要求。
避免传输线效应的方法
1
、
严格控制关键网线的走线长度
。
如
果采用
CMOS
或
TTL
电路进行设计，工作频率小于
10MHz
，布线长度应
不大于
7
英寸。
工作频率在
50MHz
布线长度应不大于
1.5
英寸。
如果工作频率
达
到或超过
75MHz
布线长度应在
1
英寸。对于
GaAs
芯片最大的布线长度应为
0.3
英寸。
如果超过这个标准，
就要通过软件仿真来定位走线
.
走线的精确长
度需物
理软件
(
如
:PADS
等
)
控制。
2
合理规划走线的拓扑结构
解决传输线效应
的另一个方法是选择正确的布线路径和终端拓扑结构。
当使用高速逻辑器件时，
除非走线分支长度保持很短，
否则边沿快速变化的信号
将被信号主干走线上的分支走
线所扭曲。通常情形下，
PCB
走线采用两种基本
拓扑结构，即菊花链
(Daisy Chain)
布线和星形
(Star)
分布。
DDR
布线分析：
根据
DDR
信号的种类可以分为不同的信号组，如下表所列：