Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.

这里写图片描述

这里写图片描述

这里写图片描述

今天在使用vivado,对顶层模块写对应仿真文件,的时候遇到上述图片出现的问题
解决方法是:
除了在仿真文件中应该写命名端口连接(而不是顺序连接),在顶层模块的design文件中也应该用命名端口连接。

这是顺序连接:

顺序连接

这是命名连接

这里写图片描述

仿真文件中的命名连接

这里写图片描述

仿真成功

这里写图片描述


版权声明:本文为qq_33952811原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接和本声明。